인텔, 2045년 컴퓨터 칩 기술 전망과 시장 전략 공개

인텔은 하나의 노드에서 지나치게 많은 혁신을 시도하는 것은 지양해야 한다는 교훈을 얻었다고 밝혔습니다. 혁신의 양이 증가할수록 복잡성이 급격히 늘어나기 때문입니다. 크리스 오스는 "우리가 배운 것은 한 노드에서 너무 과하게 혁신해서는 안 된다는 것입니다. 혁신이 많아질수록 복잡성도 늘어나기 때문입니다"라고 언급했습니다.

이는 고객이 요구하는 일정을 맞출 수 있는 예측 가능한 일정을 확보하는 것이 중요하다는 인식에서 비롯되었습니다. 이러한 학습은 10나노 공정 개발 당시 겪었던 시행착오를 통해 얻은 것이라고 설명했습니다.

인텔의 10나노 공정은 지나치게 야심 찬 목표를 설정했던 사례로 꼽힙니다. 크리스 오스는 당시 인텔이 "역사적으로 전례가 없는 속도로 확장하는 초과 확장(hyper-scaling)을 시도했습니다"라고 언급하며, 이는 준비되지 않은 상태에서 새로운 툴 없이 혁신을 강행했던 결과라고 설명했습니다.

비록 10나노 기술 자체의 완성도는 높았지만, 이로 인해 공정 개발에 예상보다 훨씬 긴 시간이 소요되었습니다. 인텔은 이 경험을 바탕으로 향후 기술 개발에서는 혁신 속도를 조절하여 일정을 준수하는 데 중점을 두기로 했습니다.

인텔은 10나노 공정 개발 초기에 극자외선(EUV) 노광 기술이 아직 대량 생산에 적용하기에는 미성숙하다고 판단하여 도입을 유보했습니다. 크리스 오스는 "아마도 EUV(극자외선) 노광 기술을 미래 버전으로 미룬 것이 가장 큰 결정이었을 겁니다. 10나노를 정의하기 시작했을 때 우리는 EUV가 준비되지 않았다고 결론 내렸습니다"라고 밝혔습니다.

EUV 기술은 13.5나노미터의 짧은 파장으로 기존 장비보다 14배 정밀한 패턴을 인쇄할 수 있습니다. 그러나 인텔은 이 기술이 제때 준비되지 않을 것이라고 판단했습니다.

반면, TSMC는 2019년부터 EUV 기술을 대량 생산에 적용하기 시작했으며, 2020년에는 5나노 노드 생산량을 늘렸습니다. 인텔의 첫 EUV 공정 제품은 2023년에야 출시되어, TSMC와 약 4년간의 EUV 장비 활용 경험 격차가 발생했습니다.

인텔은 게이트-올-어라운드(GAA) 트랜지스터 개념을 1990년대부터 인지하고 있었으나, 대량 생산 적용에 따르는 문제점을 함께 인식하고 있었습니다. 크리스 오스는 "90년대에 우리는 이미 그 개념을 알고 있었지만, 대량 생산에 적용하는 데 문제가 있다는 것도 알고 있었습니다. 더 나은 성능을 낼 수 있는 기존 기술들이 있다면 그것을 먼저 적용하는 것이 옳습니다"라고 언급했습니다.

인텔은 FinFET과 같은 기존 기술로 충분히 성능 개선이 가능한 시기에는 무리한 GAA 도입을 지양했습니다. 하지만 기존 기술의 성능 한계에 도달한 시점에 이르러 GAA로의 전환을 결정했으며, 이는 새로운 소재 및 공정 혁신을 통해 난제를 해결하려는 노력의 일환입니다.

High-NA EUV는 기존 EUV 대비 약 1.7배 미세한 패턴 인쇄가 가능한 차세대 노광 기술입니다. 기존 EUV 장비가 0.33의 개구수(NA)를 사용하는 반면, High-NA EUV는 0.55의 더 넓은 개구수를 채택하여 더욱 정밀한 반도체 제작을 가능하게 합니다.

인텔은 High-NA EUV 장비 도입에 적극적인 입장입니다. 인텔 기술 리더십은 "우리는 후면 전력 공급을 사용하기에 전면부 배선 간격 요구사항이 완화됩니다. 따라서 하이 NA(High-NA)를 직접 사용할 수 있습니다"라고 설명했습니다. 이는 인텔의 후면 전력 공급 기술 덕분에 High-NA EUV를 사용할 때 단일 노광만으로도 공정을 진행할 수 있다는 의미입니다.

반면, TSMC는 High-NA EUV의 경제성이 아직 낮다고 평가하며 도입에 유보적인 태도를 보이고 있습니다. 인텔 측은 TSMC가 후면 전력 공급 기술이 없어 좁은 배선 간격 구현을 위해 다중 노광을 사용해야 하므로 경제성이 떨어진다고 분석했습니다.

High-NA EUV 장비는 표준 EUV 장비보다 두 배 가량 비싸지만, 필요한 노광 횟수를 줄여 공정 시간 단축과 결함 발생 위험 감소 효과를 가져옵니다. 인텔은 자사의 독자적인 기술과 결합하여 High-NA EUV의 고비용을 상쇄하고 효율성을 극대화할 수 있을 것으로 보고 있습니다.

인텔 기술 리더십은 구리가 여전히 최고의 배선 재료이지만, 미세화된 일부 영역에서는 구리를 대체할 다른 재료의 사용이 불가피할 것이라고 전망했습니다. "구리가 최고의 배선 재료인 것은 맞습니다. 하지만 간격이 아주 좁아지는 일부 영역에서는 구리를 대체할 다른 재료를 쓸 수밖에 없을 겁니다"라고 설명했습니다.

트랜지스터 구조의 변화, 즉 GAA(게이트-올-어라운드)와 후면 전력 공급 기술의 도입은 칩 아키텍처를 근본적으로 재구성하고 있습니다. 이러한 변화는 칩 설계가 단순히 평면적인 적층을 넘어 3D 적층 구조로 점진적으로 발전하는 방향으로 이끌 것이라고 밝혔습니다.

보완형 전계 효과 트랜지스터(CFET)는 N형과 P형 트랜지스터를 수직으로 쌓아 공간을 효율적으로 활용하는 차세대 구조입니다. 나레이션은 "이 디자인은 CFET이라고 불리며, 보완형 전계 효과 트랜지스터의 약자입니다"라고 설명했습니다. 이는 이론적으로 동일 면적에 두 배의 트랜지스터를 집적할 수 있게 합니다.

하지만 CFET 도입 시 공정 단계와 생산 비용이 증가하는 문제가 발생합니다. 트랜지스터를 수직으로 적층하면서 각 층이 추가될 때마다 제조 공정이 복잡해지고 비용이 상승하게 됩니다.

또한, 적층 구조는 열 배출 경로 확보에 큰 어려움을 겪게 합니다. 로직 칩은 메모리 칩보다 전력 소모가 커서 열 관리가 더욱 중요한데, 수직 적층으로 인해 발생한 열이 효과적으로 외부로 배출되지 못하면 칩 성능 저하로 이어질 수 있습니다.

인텔은 팹 내에서 시제품 생산의 우선순위를 결정하기 위해 '고속 처리 박스'라는 계층적 시스템을 운영하고 있습니다. 케빈 피셔는 "우리는 팹 내에 '고속 처리 박스'라고 불리는 계층적 시스템을 가지고 있습니다... 가장 높은 등급의 고속 처리 박스, 즉 고속 처리 박스 1번은 팹을 매우 빠르게 통과합니다. 모든 장비에서 우선순위를 갖지만, 팹 전체의 워크플로우를 방해합니다"라고 설명했습니다.

가장 높은 등급의 고속 처리 박스는 특정 시제품이 공정을 초고속으로 통과하도록 모든 장비에서 우선권을 부여받습니다. 이는 마치 고속도로의 카풀 차선에 비유할 수 있는데, 소수의 차량을 위해 전체 도로의 효율을 희생하는 것과 유사하게, 팹 전체의 생산 효율을 저하시킬 수 있는 정책입니다.

CFET(보완형 전계 효과 트랜지스터) 기술은 여러 트랜지스터를 수직으로 쌓아 칩 공간 활용 효율을 극대화하는 방식입니다. 인텔 리더십은 "우리는 점점 더 압축되어야 했던 트랜지스터들을 서로 위에 쌓음으로써 어느 정도 압축을 완화하고 있습니다"라고 설명했습니다.

하지만 수직 적층은 트랜지스터 간의 배선도 수직으로 확장되어야 한다는 새로운 도전 과제를 만듭니다. 과거에는 칩의 상단이나 하단에 위치했던 연결부들이 이제는 트랜지스터들 사이를 수직으로 연결해야 합니다.

이는 깊은 구멍(vias)을 뚫고 채우는 과정에서 높은 종횡비(aspect ratio) 문제를 야기하며, 공극(air gaps)이나 결함이 발생할 가능성을 높여 공정의 복잡성을 가중시킵니다. 따라서 단순히 트랜지스터를 쌓는 것을 넘어 이들을 효율적으로 연결하는 기술이 중요하다고 강조했습니다.

트랜지스터 적층은 개별 소자 단위에서의 구조적 고도화를 목표로 하며, 현재는 연구 및 개발 단계에 머물러 있습니다. 인텔 리더십은 "트랜지스터 적층은 아직 연구 개발 단계에 있습니다"라고 언급했습니다.

반면, 칩렛(chiplets) 패키징은 이미 생산 단계에서 활발히 활용되고 있으며, 여러 개의 개별 칩을 하나로 묶어 칩 간 통신 문제를 해결하는 데 중점을 둡니다. 이는 현대 컴퓨팅 시스템, 특히 엔비디아(Nvidia)의 블랙웰(Blackwell) GPU와 같이 고성능을 요구하는 데이터 센터용 제품에서 여러 칩을 결합하는 방식으로 사용됩니다.

이러한 방식은 칩의 연산 능력이 데이터 전송 능력보다 빠르게 증가하는 '면적 대 둘레 문제'를 해결하기 위해 고안되었습니다. 칩렛 패키징은 칩의 크기를 키우지 않으면서도 더 많은 연산 자원을 통합하고, 칩 간 효율적인 데이터 교환을 통해 전체 시스템의 성능을 향상시키는 데 기여합니다.

인텔 CTO는 하이브리드 본딩 기술의 적용 방식에 대해 칩-투-칩(chip-to-chip)과 칩-투-실리콘(chip-to-silicon) 두 가지 방식을 모두 활용할 것이라고 전망했습니다. 그는 "생각하기에 우리는 두 가지 방식을 함께 사용할 것입니다. 우리에게는 확실히 두 가지를 모두 사용할 능력이 있습니다. 이는 전적으로 고객의 요구 사항과 프로세서 아키텍처에 달려 있습니다"라고 말했습니다.

특히 로직 분야에서의 칩-투-칩 결합 방식은 매우 논리적인 이점이 있다고 강조했습니다. 이 두 가지 방식은 고객의 수요와 프로세서 아키텍처의 특성에 따라 유연하게 선택 및 병행될 예정이며, 인텔은 이를 통해 다양한 요구 사항에 대응할 계획입니다.

반도체 산업은 장비 공급 부족으로 인해 생산 능력 확장에 어려움을 겪고 있습니다. 인텔 CTO는 ASML이 극자외선(EUV) 장비를 연간 100대 미만으로 생산하고 있으며, 10년 말까지 그 이상을 생산할 계획이 없다고 밝혔습니다. 그는 "이 생산량을 인텔, TSMC, 메모리 제조사들이 나눠 가져야 합니다"라고 강조했습니다.

이러한 제한된 EUV 장비 공급은 인텔뿐만 아니라 TSMC, SK하이닉스 등 주요 반도체 제조사들이 동일한 장비를 확보하기 위해 경쟁해야 하는 상황을 만들고 있습니다. 이는 첨단 반도체 생산 능력 확장의 핵심적인 병목 현상으로 작용하고 있습니다.

또한, 특정 공정 기술(예: 18A)을 채택하게 되면 해당 공정에 필요한 특정 장비에 의존하게 되어 다른 장비를 구매하는 것이 사실상 불가능해집니다. 이로 인해 반도체 제조사들은 장비 공급업체와 강력한 파트너십을 유지하고 제한된 장비 생산량을 최대한 활용해야 하는 상황에 놓여 있습니다.

인텔 CTO는 반도체 산업이 과거의 완전한 수직 통합 구조에서 극도로 수평적인 산업으로 전환된 후, 다시 '가상 수직 통합' 형태로 변화하고 있다고 설명했습니다. 그는 "산업은 30~40년 전의 완전한 수직 통합 구조에서 매우 수평적인 산업으로 이동했습니다. 하지만 오늘날 모든 클라우드 컴퓨팅 거대 기업들은 자체 칩을 설계합니다"라고 밝혔습니다.

오늘날 클라우드 컴퓨팅 분야의 거대 기술 기업들은 자체적으로 칩을 설계하고, 그들의 막대한 수요와 자본력을 바탕으로 파운드리(반도체 위탁 생산) 생산량의 상당 부분을 전용으로 소비할 수 있는 영향력을 갖추게 되었습니다. 이러한 변화는 단순히 칩을 구매하는 것을 넘어, 파운드리와 긴밀하게 협력하여 사실상 수직 통합과 유사한 효과를 내는 하이브리드 산업 모델을 형성하고 있습니다.

인텔 CTO는 기술적인 측면에서 이미 TSMC와 대등한 수준에 도달했다고 주장했습니다. 그는 "만약 기술적인 측면에서만 따라잡는 것을 의미한다면, 저는 우리가 이미 그것을 달성했다고 생각합니다"라고 말했습니다. 이는 성능, 에너지 효율, 공간 밀도 등 주요 지표에서 인텔이 TSMC와 경쟁할 수 있는 역량을 갖췄다는 의미입니다.

기술 격차가 세대(generation) 단위로 벌어질 때 생산성에 유의미한 영향을 미치지만, 현재와 같이 수 퍼센트 차이에 불과한 경우에는 큰 의미가 없다고 설명했습니다. 중요한 것은 수치적인 미세한 차이보다 실행의 정확도와 일정 준수라고 강조했습니다.

따라서 인텔은 이제 단순히 몇 퍼센트의 성능이나 면적 차이를 쫓는 것보다, 높은 수율로 안정적인 생산을 유지하고 빠른 업데이트를 지원하는 정확한 실행 능력이 훨씬 중요하다고 판단하고 있습니다.

반도체 제조 장비 비용이 기하급수적으로 증가하고 있어 현행 제조 방식의 지속 가능성에 대한 의문이 제기되고 있습니다. 현재 고개구수(High-NA) EUV 스캐너의 비용은 모든 관련 장비를 포함하여 약 4억 달러에 달합니다. 인텔 CTO는 "오늘날, 고개구수 EUV 스캐너는 모든 장비를 포함하여 약 4억 달러입니다. 만약 이 속도가 계속된다면, 4년 후에는 노광 비용이 8,000억 달러에 달할까요?"라며 비용 증가의 심각성을 지적했습니다.

반도체 산업은 수십억 달러의 투자가 수반되므로 위험 회피 성향이 매우 강합니다. 이로 인해 지난 수십 년간 이어져 온 기존 방식을 고수하려는 경향이 강하다고 설명했습니다. 그러나 현재와 같은 비용 증가 속도라면 근본적인 제조 방식에 대한 재고가 필요하다고 주장했습니다.

이는 단순히 기존 방식을 개선하는 것을 넘어, 새로운 공정과 소재, 아키텍처 혁신을 통해 비용 효율성을 높이고 지속 가능한 반도체 제조 환경을 구축해야 한다는 인텔의 고민을 보여줍니다.

인텔 CTO는 현재의 시장 상황과 미래 수요에 대한 정보를 미리 알았더라면 1년 전에 더 많은 투자를 단행했을 것이라고 밝혔습니다. 그는 "만약 우리가 오늘날 아는 것을 알았다면, 우리는 1년 전에 더 많이 투자했을 것입니다"라고 언급했습니다.

이는 인텔이 미래 시장 수요에 적극적으로 대응하기 위해 현재보다 훨씬 더 많은 투자가 필요하다고 인식하고 있음을 시사합니다. 앞으로 인텔은 반도체 장비 및 생산 능력 확대를 위한 공격적인 투자 확대를 고려할 것으로 예상됩니다.